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RA - Completed Student Theses

  • Master Thesis Nr. 3239: Fault Tolerant Routing Algorithm for Fully- and Partially-defective NoC Switches
    Seyyed Mahdi Najmabadi
    01.09.2011 - 01.03.2012
  • Studienarbeit Nr. 2347: Parallele Partikelsimulation auf GPGPU-Architekturen zur Evaluierung von Apoptose-Signalwegen
    Alexander Schöll
    01.09.2011 - 02.03.2012
  • Bachelor Project Nr. 2334: Simulation of Realistic Defects for Validating Test and Diagnosis Algorithms
    Hossam Abouzeid Mohamed El Atali
    05.04.2011 - 31.08.2011
  • Diplomarbeit Nr. 3146: Strukturelle Feldtests bei komplexen ASICs
    Dominik Ull
    10.01.2011 - 09.08.2011
  • Studienarbeit Nr. 2306: CUDA-accelerated Delay Fault Simulation
    Eric Schneider
    1.11.2010 - 3.05.2011
  • Diplomarbeit Nr. 3069: Simulation Framework for Built-In Diagnosis of Self-Checking Circuits
    Laura Rodriguez Gomez
    19.06.2010 - 18.01.2011
  • Diplomarbeit Nr. 3451: Micro Architecture for Fault Tolerant NoCs
    Stefan Zimmermann
    21.01.2013 - 23.07.2013
    Durch die Skalierung der Technologie ist es möglich andere Architekturen umzusetzen. So werden immer mehr Kerne auf einem Chip untergebracht. Mit der steigenden Anzahl an Kernen steigt der Kommunikationsbedarf. Die Alternative zu busbasierten Kommunikationen eines Ein-Chip-Systems ist ein Network-on-Chip. Ein Network-on-Chip basiertes System mit hunderten oder tausenden an Kernen hat bessere Performanceeigenschaften und einen besseren Datendurchsatz als ein vergleichbares busbasiertes Ein-Chip-System. Das Netzwerk auf einem Chip wird durch Switche aufgespannt. An jeden dieser Switche ist jeweils ein Kern angeschlossen.
    Durch Produktionsschwankungen oder nach einer gewissen Zeit kann der Chip defekt werden. Die dadurch auftretenden Defekte können einen wesentlichen Einfluss auf die Systemperformance und die Systemverfügbarkeit haben. Es muss sichergestellt werden, dass eine fehlerhafte Verbindung zwischen einem Switch und einem Kern oder ein defekter Kern den Systembetrieb nicht beeinflusst. Dies ist der Grund, dass diese Fehler erkannt und toleriert werden müssen.
    Um fehlerhafte Verbindungen zwischen dem Switch und dem Kern zu erkennen, wird die Anschlussfunktionalität bei Auftreten eines Fehlers überprüft. Informationen über die fehlerhaften Anschlüsse werden lokal in jedem Switch gespeichert. Eine redundante Verbindung zwischen dem Kern und den Switchen hält die Kernverbindung aufrecht, wenn ein Switch oder eine Verbindung zu dem Kern beschädigt ist. Drei Konfigurationen, mit zwei, mit drei und mit vier Switchverbindungen zu einem Kern, werden durch eine numerische Verfügbarkeitsberechnung untersucht. Die fehlertolerante Architektur modifiziert außerdem den Routingalgorithmus. Die Pakete müssen zu jedem Kern auch durch die alternative Verbindung zugestellt werden. Durch diese Erweiterungen kann die Verfügbarkeit und die Performance erhöht werden.
    Um die Zuverlässigkeit des Systems zu erhöhen, werden transiente Fehler von permanenten Fehlern unterschieden. Hierfür wird die Überprüfung der Verbindungen erweitert. Die Architektur wird dazu verwendet dass fehlerhafte Kerne erkannt werden. Die Operationen werden auf drei identischen Kernen, die an den gleichen Switch angeschlossen sind, ausgeführt. Ist das Ergebnis eines Kerns anders als das von den anderen Kernen, dann wird der fehlerhafte Kern von diesem Switch getrennt. Durch diese dreifach modulare Redundanz steigt die Zuverlässigkeit des Systems.
  • MasterThesis Nr. 3447: Embedding Deterministic Patterns in Partial Pseudo-Exhaustive Test
    Anastasia Sannikova
    15.11.2012 - 17.05.2013
    The topic of this thesis is related to testing of very large scale integration circuits. The thesis presents the idea of optimizing mixed-mode built-in self-test (BIST) scheme. Mixed-mode BIST consists of two phases. The first phase is pseudorandom testing or partial pseudo-exhaustive testing (P-PET). For the faults not detected by the first phase, deterministic test patterns are generated and applied in the second phase. Hence, the defect coverage of the first phase influences the number of patterns to be generated and stored. The advantages of P-PET in comparison with usual pseudo-random test are in obtaining higher fault coverage and reducing the number of deterministic patterns in the second phase of mixed-mode BIST. Test pattern generation for P-PET is achieved by selecting characteristic polynomials of multiple-polynomial linear feedback shift register (MP-LFSR).
    In this thesis, the mixed-mode BIST scheme with P-PET in the first phase is further improved in terms of the fault coverage of the first phase. This is achieved by optimization of polynomial selection of P-PET. In usual mixed-mode BIST, the set of undetected by the first phase faults is handled in the second phase by generating deterministic test patterns for them. The method in the thesis is based on consideration of these patterns during polynomial selection. In other words, we are embedding deterministic test patterns in P-PET.
    In order to solve the problem, the algorithm for the selection of characteristic polynomials covering the pre-generated patterns is developed.
    The advantages of the proposed approach in terms of the defect coverage and the number of faults left after the first phase are presented using contemporary industrial circuits. A comparison with usual pseudo-random testing is also performed. The results prove the benefits of P-PET with embedded test patterns in terms of the fault coverage, while maintaining comparable test length and time.
  • MasterThesis Nr. 3439: Online Self-Test Wrapper for Runtime-Reconfigurable Systems
    Jiling Wang
    03.12.2012 - 04.06.2013
    Reconfigurable Systems-on-a-Chip (SoC) architectures consist of microprocessors and Field Programmable Gate Arrays (FPGAs). In order to implement runtime reconfigurable systems, these SoC devices combine the ease of programmability and the flexibility that FPGAs provide. One representative of these is the new Xilinx Zynq-7000 Extensible Processing Platform (EPP), which integrates a dual-core ARM Cortex-A9 based Processing System (PS) and Programmable Logic (PL) in a single device. After power on, the PS is booted and the PL can subsequently be configured and reconfigured by the PS. Recent FPGA technologies incorporate the dynamic Partial Reconfiguration (PR) feature. PR allows new functionality to be programmed online into specific regions of the FPGA while the performance and functionality of the remaining logic is preserved. This on-the-fly reconfiguration characteristic enables designers to time-multiplex portions of hardware dynamically, load functions into the FPGA on an as-needed basis. The configuration access port on the FPGA can be used to load the configuration data from memory to the reconfigurable block, which enables the user to reconfigure the FPGA online and test runtime systems. Manufactured in the advanced 28 nm technologies, the modern generations of FPGAs are increasingly prone to latent defects and agingrelated failure mechanisms. To detect faults contained in the reconfigurable gate arrays, dedicated on and off-line test methods can be employed to test the device in the field. Adaptive systems require that the fault is detected and localized, so that the faulty logic unit will not be used in future reconfiguration steps. This thesis presents the development and evaluation of a self-test wrapper for the reconfigurable parts in such hybrid SoCs. It comprises the implementation of Test Configurations (TCs) of reconfigurable components as well as the generation and application of appropriate test stimuli and response analysis. The self-test wrapper is successfully implemented and is fully compatible with the AMBA protocols. The TC implementation is based on an existing Java framework for Xilinx Virtex-5 FPGA, and extended to the Zynq-7000 EPP family. These TCs are successfully redesigned to have a full logic coverage of FPGA structures. Furthermore, the arraybased testing method is adopted and the tests can be applied to any part of the reconfigurable fabric. A complete software project has been developed and built to allow the reconfiguration process to be triggered by the ARM microprocessor. Functional test of the reconfigurable architecture, online self-test execution and retrieval of results are under the control of the embedded processor. Implementation results and analysis demonstrate that TCs are successfully synthesized and can be dynamically reconfigured into the area under test, and subsequent tests can be performed accordingly.
  • MasterThesis Nr. 3436: Simulation-Based Analysis For NBTI Degradation In Combinational CMOS VLSI Circuits
    Zdravko Dimitrov Georgiev
    21.11.2012 - 21.06.2013
    The negative-bias temperature instability (NBTI) is one of the dominant aging degradation mechanism in today Very Large Scale Integration (VLSI) Integrated Circuits (IC). With the further decreasing of the transistor dimensions and reduction of supply voltage, the NBTI degradation may become a critical reliability threat. Nevertheless, most of the EDA tools lack in the ability to predict and analyse the impact of the NBTI. Other tools able to analyse the NBTI, are often on very low design level and requiring significant computational resources.
    The purpose of this master work is to analyse the impact of the NBTI aging degradation in the combinational part of VLSI CMOS circuits. For that purpose, a gatelevel NBTI simulation flow for estimating the degraded circuit performance parameters is proposed and implemented. The flow is NBTI model independent and tool independent. A particular implementation is made based on the Reaction-Diffusion NBTI model, and the tools: HotSpot 5.0, Candance Encounter, Synopsys Design Compiler, Synopsys Prime-Time. The results of the NBTI simulation are outputted in the format of statistical data of the gate delay degradation, the critical path delay degradation and length change, and the power consumption change. In addition, a heatmap visualizing the delay degradation is generated.
    Finally, a set of simulations are performed on circuits from the ISCAS89 and NXP benchmark suits. The statistical data are presented, and the impact of the NBTI degradation is analysed.
  • Diplomarbeit Nr. 3380: Test Rekonfigurierbarer Scan-Netzwerke
    Marcel Schaal
    08.08.2012 - 07.02.2013
    Moderne Mikrochips enthalten zahlreiche Instrumente, die zur Auswertung der Betriebsparameter, zum Test oder zur Validierung der Funktionalität genutzt werden. Rekonfigurierbare Scan-Netzwerke bieten die Möglichkeit eines effizienteren, flexibleren und skalierbareren Zugriffs auf eingebettete Instrumente gegenüber üblichen statischen Scan-Ketten. Durch den Einsatz von Rekonfigurierbaren Scan-Netzwerken nimmt jedoch die Komplexität der Zugriffsinfrastruktur zu. Bestehende Tests für Scan-Ketten können die komplexere Steuerlogik bei Rekonfigurierbaren Scan-Netzwerken nicht ausreichend testen. Deshalb ist es notwendig, neuartige Teststrategien zu entwickeln, welche speziell an die Merkmale von Rekonfigurierbaren Scan-Netzwerken angepasst sind.
  • Studienarbeit Nr. 2384: Framework für beschleunigte Monte Carlo Molekularsimulationen auf hybriden Architekturen
    Sebastian Halder
    01.06.2012 - 01.12.2012
    In der Thermodynamik können Monte-Carlo-Molekularsimulationen eingesetzt werden, um makroskopische Eigenschaften eines Molekularsystems zu beobachten. Diese Simulationen sind äußerst rechenintensiv.
    Aktuelle und kommende Generationen von eng gekoppelten Mehrkernprozessoren und Grafikprozessoren (GPGPUs) bieten ein großes Potential an Rechenleistung, welches sie für solche Simulationsanwendungen besonders interessant macht.
    Die dieser Arbeit zu Grunde liegende Markov-Chain-Monte-Carlo-Molekularsimulation (MCMC/GCMC) basiert jedoch auf der Erzeugung einer Markovkette, d.h. jeder Simulationsschritt hängt vom Vorhergehenden ab. Diese inhärente serielle Abhängigkeit erschwert die Parallelisierung des Problems erheblich.
    In der vorliegenden Arbeit wurden Konzepte und Implementierungen für ein Framework entwickelt, welches eine effiziente Simulation von Monte-Carlo-Simulationen mit Markovketteneigenschaften auf hybriden Architekturen ermöglicht. Diese Konzepte umfassen eine Simulations-Zustandsmaschine mit Unterstützung verschiedener Architekturen und eine Schnittstelle für mehrere simultan zu simulierende Monte-Carlo-Schritte. Darüber hinaus wurde die zu Grunde liegende Parallelisierung einer Grand-Canonical Monte-Carlo-Simulation auf hybriden Architekturen weiterentwickelt und beschleunigt. Die entstandene Implementierung wurde auf die erzielbare Leistung überprüft. Alle im Rahmen dieser Arbeit entstandenen Simulationsergebnisse wurden durch Vergleich mit einer Referenzimplementierung auf ihre Korrektheit überprüft.
    Im Vergleich zu einer rein seriellen Simulation wurde dabei ein Speedup durch den Einsatz von hybriden Architekturen von 494x erreicht.
  • Diplomarbeit Nr. 3354: Effiziente mehrwertige Logiksimulation verzögerungsbehafteter Schaltungen auf datenparallelen Architekturen
    Alexander Schöll
    01.06.2012 - 01.12.2012
    Die Validierung von Schaltungsentwürfen nimmt bis zu 70 Prozent der Entwurfsdauer von hochintegrierten Schaltungen in Anspruch. Validierungsaufgaben wie Fehlersimulationen, Alterungsanalysen, Untersuchungen zum Energieverbrauch, Testmengencharakterisierungen sowie die Bewertung der Zuverlässigkeit erfordern hochperformante verzögerungsbehaftete Logiksimulationen. Die Verzögerungen innerhalb hochintegrierter Schaltungen sind von Variationen geprägt. Die Berücksichtigung von Variationen innerhalb der Validierungsaufgaben erhöht den Aufwand nochmals erheblich. In der vorliegenden Arbeit wird die Simulationsumgebung CWTSim vorgestellt, welche die Anforderungen der Validierungsaufgaben erfüllt. CWTSim verfolgt den Ansatz einer kontinuierlichen Simulation von Stimulifolgen auf Gatterebene, wodurch eine Simulation von potentiell unbegrenzten Stimulifolgen ermöglicht wird. CWTSim ist fähig, verschiedene Simulationsinstanzen parallel zu simulieren, in denen Variationen des Verzögerungsverhaltens abgebildet wurden. Hierzu wurde CWTSim parallelisiert und auf eine datenparallele Architektur abgebildet. Die benötigte Zeit, welche zur Simulation einer Vielzahl von Verzögerungsvariationen aufgewendet werden muss, wird durch CWTSim signifikant reduziert. CWTSim erreicht Beschleunigungen bis zu 168x im Vergleich zur sequentiellen Auswertung mit einem kommerziellen Simulationswerkzeug.
  • Diplomarbeit Nr. 3245: Adaptive Simulationsbasierte Diagnose von Verzögerungsfehlern in kombinaotrischen Schaltungen
    Eric Schneider
    15.09.2011 - 16.03.2012
    Strukturen mit Dimensionen von wenigen Nanometern, wie man sie in modernen Chips findet, können nur noch mit erheblichem Aufwand in komplexen Herstellungsprozessen produziert werden. Hierbei können, in Abhängigkeit von Prozess-Parametern und Design, Defekte auftreten, die das Zeitverhalten der Schaltung beeinflussen und sowohl rein zufälliger, als auch systematischer Natur sein können. Durch die stetig steigenden Taktfrequenzen häuft sich dabei die Gefahr, dass kleine Verzögerungsfehler auftreten, welche im Vergleich zu statischen Fehlern nur unter Echtzeit-Bedingungen sichtbar werden. Um die Chipausbeute bei der Herstellung zu erhöhen und Qualitätsanforderungen zu gewährleisten, ist Diagnose deshalb von essentieller Bedeutung. Defekte müssen lokalisiert und anfällige Stellen in fehlerhaften Schaltkreisen ausfindig gemacht werden. Dadurch können das Design und der Herstellungsprozess optimiert und die Kosten pro fehlerfreien Chip bei der Entwicklung gesenkt werden. Die genaue Diagnose der kleinen Verzögerungsfehler stellt jedoch eine große Herausforderung dar, da das Verhalten und die Simulation dieser Fehler sehr komplex sind, und diese nicht mehr effektiv mit einfacheren Fehlermodellen, wie dem Transitionsfehlermodell [WLRI87] abgedeckt werden können. Zudem erschweren Variationen innerhalb der Schaltkreise die Diagnose. Das Ziel dieser Arbeit ist die Entwicklung eines Verfahrens zur Diagnose von kleinsten Verzögerungsfehlern, welches Defektstellen effizient lokalisieren und die Defektgrößen der Fehler abschätzen kann. Dabei soll ein simulationsbasierter Ansatz mit einem Zeitsimulator verwendet werden, um die Fehler präzise auszuwerten und stabile Ergebnisse bei Präsenz von Variationen zu ermöglichen.
  • Master Thesis Nr. 3304: Modeling of Design-for-test infrastructure in complex Systems-on-chips
    David Prasetyo Buntoro
    17.02.2012 - 18.08.2012
    Every integrated circuit contains a piece of design-for-test (DFT) infrastructure in order to guarantee the chip quality after manufacture. The DFT resources are employed only once in the fab and are usually not available during regular system operation.
    In order to assess the hardware integrity of a chip over its complete life-cycle, it is promising to reuse the DFT infrastructure as part of system-level test. In this thesis, the provided system, a Tricore processor from Infineon, must be partitioned and modified in order to enable the autonomous structural test of every component of the system in the field without expensive external tester.
  • Master Thesis Nr. 3221: Implementing Density Functional Theory Methods on GPGPU Accelerators
    Bishwajit Mohan Gosswami
    01.05.2011 - 31.10.2011
    Density Functional Theory (DFT) is one of the most widely used quantum mechanical methods for calculations of the electronic structure of molecules and surfaces, which achieves an excellent balance of accuracy and computational cost. However, for large molecular systems with few hundred atoms, the computational costs are become very high. Therefore, there is a fast growing demand for much more efficient implementations to utilize DFT for macro molecules. General Purpose Graphics Processors (GPUs) are highly parallel, multi-threaded, many-core processors with tremendous computational capability, which out-paces CPUs in terms of floating-point performance. They are particularly focused for computation intensive and highly data-parallel computations. This thesis will introduce the scope of one grained parallelism with highly data-parallel GPU implementations of several algorithmic parts of DFT. Furthermore, experimental results and benchmarks will be presented
  • Bachelor Project Nr. 2332: Evaluation of Backtracking Diagnosis Algorithms
    Maha Badreldein
    05.04.2011 - 31.08.2011
    With the growing size and complexity of modern circuits, more algorithms are being developed nowadays for efficient fault diagnosis. Backtracing based diagnosis algorithms are e ffect-cause approaches that start from the failing outputs of the circuit and try to diagnose fault locations by backtracing lines toward the circuit inputs. In this thesis, general functionality was extracted between backtracing based diagnosis algorithms and implemented as an extension to an existing diagnosis framework. Furthermore, a simple graphical user interface was developed for the extended framework. The extended framework aims at facilitating the implementation and evaluation of diff erent backtracing based diagnosis algorithms. In order to demonstrate its powerfulness, two modern backtracing based diagnosis algorithms were implemented on top of the extended framework. A number of diagnosis experiments on benchmark circuits was carried out in order to evaluate the two implemented algorithms. The experimental tools used and the results obtained are presented.
  • Master Thesis Nr. 3161: Evaluation of Advanced Techniques for Structural FPGA Self-Test
    Mohamed Abdelfattah
    01.03.2011 - 31.08.2011
    This thesis presents a comprehensive test generation framework for FPGA logic elements and interconnects. It is based on and extends the current state-of-the-art. The purpose of FPGA testing in this work is to achieve reliable reconfiguration for a FPGA-based runtime reconfigurable system. A pre-configuration test is performed on a portion of the FPGA before it is reconfigured as part of the system to ensure that the FPGA fabric is fault-free. The implementation platform is the Xilinx Virtex-5 FPGA family. Existing literature in FPGA testing is evaluated and reviewed thoroughly. The various approaches are compared against one another qualitatively and the approach most suitable to the target platform is chosen. The array testing method is employed in testing the FPGA logic for its low hardware overhead and optimal test time. All tests are additionally pipelined to reduce test application time and use a high test clock frequency. A hybrid fault model including both structural and functional faults is assumed. An algorithm for the optimization of the number of required FPGA test configurations is developed and implemented in Java using a pseudo-random set-covering heuristic. Optimal solutions are obtained for Virtex-5 logic slices. The algorithm effort is parameterizable with the number of loop iterations each of which take approximately one second for a Virtex-5 sliceL circuit. A flexible test architecture for interconnects is developed. Arbitrary wire types can be tested in the same test configuration with no hardware overhead. Furthermore, a routing algorithm is integrated with the test template generation to select the wires under test and route them appropriately. Nine test configurations are required to achieve full test coverage for the FPGA logic. For interconnect testing, a local router-based on depth-first graph traversal is implemented in Java as the basis for creating systematic interconnect test templates. Pent wire testing is additionally implemented as a proof of concept. The test clock frequency for all tests exceeds 170 MHz and the hardware overhead is always lower than seven CLBs. All implemented tests are parameterizable such that they can be applied to any portion of the FPGA regardless of size or position.
  • Master Thesis Nr. 3097: Development of an Error Detection and Recovery Technique for a SPARCV8 Processor in FPGA technology
    Andrew Boktor
    19.10.2010 - 19.04.2011
    Field-Programmable Gate Arrays (FPGAs) found widespread use in many areas of applications, including safety and mission-critical systems. More and more manufacturers are choosing to implement designs on FPGAs. However, SRAM-based FPGAs are proven to be much more prone to Single Event Upsets (SEUs) compared to traditional Application-Specfi c Integrated Circuit (ASIC) designs. Moreover, SEU affects FPGAs in more severe ways compared to ASIC. Techniques to provide fault-tolerance for SRAM-based FPGAs become essential to maintain their advantages over other technologies. This thesis presents a fault-tolerance technique for pipeline architectures in FPGA technology. It provides fault-tolerance against SEUs in the design and is able to detect faults in the FPGA confi guration. It also proposes an additional mechanism that detects all SEUs independent of their location. Pipeline operation can be resumed with known techniques of partial reconfi guration. Both designs occupy a much smaller area compared to known techniques such as TMR in combination with Scrubbing. They introduce no additional time penalty in case of fault-free operation. Fault injection and simulation were used to validate the design and calculate the fault coverage.

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